Soutenance de thèse de Guénolé LALLEMENT

Les développements récents dans le domaine des circuits intégrés (IC) à basse tension ont ouvert la voie à des dispositifs électroniques économes en énergie dans un réseau mondial en plein essor appelé l’Internet des objets (IoT) ou l’Internet des choses (IoE). Cependant, la durabilité de tous ces capteurs interconnectés est compromise par le besoin constant d’une batterie embarquée - qui doit être rechargée ou remplacée - ou d’un récupérateur d’énergie à rendement très limité. La consommation d’énergie des systèmes électroniques grand public actuels est en effet cinquante fois plus élevée que celle d’un collecteur d’une taille de l’ordre du cm2, ou limitée à quelques mois sur une petite batterie. Cela contraint la viabilité de solutions fonctionnant à l’échelle d’une vie humaine. Les systèmes sur puce (SoCs) à venir nécessitent donc de relever le défi de cette lacune énergétique en optimisant l’architecture de la technologie au niveau du système. L’approche technique de ce travail vise à démontrer la faisabilité d’un SoC efficient, ultra-basse tension (ULV) et ultra-basse puissance (ULP) utilisant exclusivement les dernières directives industrielles en matière de technologies FD-SOI (Fully Depleted Silicon On Insulator) 28 nm et 22 nm. Un oscillateur à fuite consommant une centaine de nanowatts a été conçu pour fournir aux éléments toujours actif du système une horloge numérique synchrone. Des techniques de polarisation automatiques et dynamiques, disponibles en FD-SOI, sont mises en œuvre pour accélérer le SoC pendant les opérations actives, sans encourir de pénalité liée aux courants de fuite pendant les périodes de veille. La compensation de température est également évaluée pour augmenter la robustesse à basse tension. Plusieurs SoCs multi-domaines basés sur des cœurs Advanced RISC Machines (ARM) sont implémentés pour démontrer des stratégies de réveil basées sur les entrées des capteurs. Ainsi, en optimisant l’architecture du système, en sélectionnant et en concevant correctement les composants avec des caractéristiques technologiques choisies de manière adéquate, et en ajustant soigneusement l’implémentation physique, on obtient un SoC entièrement optimisé en énergie. Enfin, des techniques d’apprentissage machine couplées aux différents modes de consommation offerts par le SoC améliorent les mécanismes de restauration de l’état du système. En fonction des contraintes de temps de l’application (temps réel vs. économie d’énergie), un mode de veille approprié peut être sélectionné pour minimiser la consommation d’énergie globale.

Recent developments in the field of low voltage Integrated Circuits (IC) have paved the way towards energy efficient electronic devices in a booming global network called the Internet-of- Things (IoT) or the Internet-of-Everything (IoE). However, the sustainability of all these interconnected sensors is still undermined by the constant need for either an on-board battery – that must be recharged or replaced – or an energy harvester with very limited power efficiency. The power consumption of present consumer electronic systems is fifty times higher than the energy available by cm²-size harvester or limited to a few months on a small battery, thus hardly viable for lifetime solutions. Upcoming Systems-on-Chip (SoCs) must overcome the challenge of this energy gap by architecture optimizations from technology to system level. The technical approach of this work aims to demonstrate the feasibility of an efficient Ultra-Low-Voltage (ULV) and Ultra-Low-Power (ULP) SoC using exclusively latest industrial guidelines in 28 nm and 22 nm Fully Depleted Silicon On Insulator (FD-SOI) technologies. A hundred of nano watts leakage-based oscillator has been designed for synchronous digital clocking of the system’s always-on parts. Dynamic self-biasing techniques enabled in FD-SOI are implemented to provide system speed-up during SoCs active operations, without incurring leakage current penalties during standby periods. Temperature compensation is also evaluated to increase robustness at low voltages. Several multi-power-domain SoCs based on Advanced RISC Machines (ARM) cores are implemented to demonstrate wake up strategies based on sensors inputs. By optimizing the system architecture, properly selecting and designing components with technology features chosen adequately, carefully tuning the implementation, a fully energy-optimized SoC is realized. Lastly, machine learning techniques coupled with the different power modes offered by the core enhance the system state restoration mechanisms. Depending on the application timing constraints (real-time vs. energy-saving) the proper standby mode can be selected to minimize the overall power consumption.