Soutenance de thèse de Siddharth BHAT

L’expérience ATLAS commencera à fonctionner avec l’accélérateur LHC à haute luminosité (HL-LHC) en 2026 pour augmenter la probabilité de nouvelles découvertes. Afin de faire face aux exigences d’ATLAS en termes d'intensite du rayonnement, de vitesse de lecture et de granularité au HL-LHC, le remplacement de l’actuel ATLAS Inner Tracker (ITk) est nécessaire. La technologie du détecteur de pixels monolithiques en "depleted" CMOS a été une des options envisagées pour la couche externe du detecteur pixel d'ATLAS mis a niveau et est une technologie à fort potentiel pour les futurs détecteurs a pixels. Cette thèse porte sur la mise en œuvre de nouvelles conceptions dans la "depleted" CMOS et son application dans le cadre de la mise à niveau de ATLAS. Un capteur monolithique basé sur la technologie CMOS HV / HR offre divers avantages, tels qu'un temps de production réduit, un budget de matériau réduit et un coût inférieur par rapport au détecteur a pixels hybride traditionnel. Au sein de la collaboration ATLAS HV / HR, plusieurs prototypes ont été développés. utilisant différentes technologies CMOS HV / HR, par exemple, LFoundry (LF) 150 nm, TowerJazz (TJ) à 180 nm et austriamicrosystems AG (AMS) à 180 nm. Ces prototypes sont étudiés pour la collecte de charges, l’influence de l’électronique sur la détection dans cette technologie intégrée, mais aussi par rapport au rayonnement. Réduire les dispositifs rende les circuits intégrés plus sensibles aux erreurs logicielles normalement causées par les particules alpha ou neutrons. Ces événements d’attaque par radiation qui entraînent des bouleversements minimes sont désignés sous le nom Single Event Upset (SEU), qui deviennent préoccupants pour un fonctionnement fiable du circuit. Plusieurs puces de test dans les technologies AMS, TowerJazz et LFoundry avec différentes structures tolérantes au SEU ont été prototypées et testées. Les structures tolérantes au SEU ont été conçues avec des simulations électroniques appropriées à l'aide d'outils de conception assistée par ordinateur (CAO) afin d'étudier la sensibilité de la charge injectée pour perturber un état de la mémoire. En outre, ces structures ont été rendues plus tolérantes a l' "Upset" en effectuant des layouts spéciaux pour SEU-hard. Les trois prototypes conçus étaient entièrement fonctionnels et ont ete caractérisés au laboratoire. La puce tolérante AMS SEU a également été exposée à des protons de 24 GeV au synchrotron à protons du CERN pour mesurer la section transversale de SEU. Pour la mise à niveau ATLAS ITk Phase-II Pixel, l'un des principaux défis est une distribution d'énergie efficace et de faible masse vers les modules de détection d'alimentation. Un schéma d'alimentation alternatif appelé schéma d'alimentation série est prévu pour le futur détecteur Inner Tracker (ITK) de l'expérience ATLAS. Pour répondre aux exigences de l'expérience ATLAS concernant l'environnement d'une couche pixélisée dans un environnement de collisionneur à rayonnement élevé, de nouveaux développements avec des capteurs "depleted" CMOS ont été développés dans le régulateur Shunt-LDO et la polarisation de capteur conçus dans la technologie d'imagerie CMOS TowerJazz 0,18 um modifiée . Le régulateur proposé a une structure modulaire qui permet une meilleure gestion de l’énergie et une meilleure dissipation de la chaleur. Les régulateurs sont également tenus de travailler dans un système parallèle de redondance en cas de panne de courant. De plus, dans le processus modifié TowerJazz, deux niveaux de tension différents sont utilisés pour la "depletion" du capteur. Les tensions de polarisation sont générées en utilisant un circuit de pompe à charge négative. En plus de participer aux nouvelles conceptions de la "depleted" CMOS, je me suis impliqué dans la caractérisation IC de ces prototypes en laboratoire, ainsi que dans plusieurs campagnes d'irradiation au synchrotron à protons du CERN.

The ATLAS experiment will start operating at the High Luminosity LHC accelerator (HL-LHC) in 2026 to increase the probability of new discoveries. To cope with the ATLAS requirements in terms of radiation hardness, readout speed, and granularity at the HL-LHC, the replacement of the present ATLAS Inner Tracker (ITk) is needed. CMOS depleted monolithic pixel detector technology has been one of the options considered for the outer layer of an upgraded ATLAS pixel detector and is a high potential technology for future pixel detectors. This thesis focused on the implementation of new designs in the depleted CMOS, and its application in the ATLAS upgrade framework. A monolithic sensor based on HV/HR CMOS technology offers various advantages such as less production time, lower material budget and lower cost in contrast to the traditional hybrid pixel detector. Within the ATLAS HV/HR collaboration, several prototypes have been developed using different HV/HR CMOS technologies, for instance, LFoundry (LF) 150 nm, TowerJazz (TJ) 180 nm and austriamicrosystems AG (AMS) 180 nm. These prototypes are studied for charge collection, the influence of electronics on the sensing part in this integrated technology, but also versus radiation. Scaling down the devices makes integrated circuits susceptible to soft errors normally caused by alpha particle or neutron hits. These events of radiation strike resulting in bit upsets are referred to as Single Event Upsets (SEU), which become of concern for reliable circuit operation. Several test-chips in AMS, TowerJazz and LFoundry technologies with different SEU tolerant structures have been prototyped and tested. The SEU tolerant structures were designed with appropriate electronics simulations using Computer Aided Design (CAD) tools in order to study the sensitivity of injected charge to upset a memory state. Furthermore, these structures were made more tolerant to the upset by doing special SEU-hard layouts. All three prototypes which were designed were fully functional and were characterized in the laboratory. The AMS SEU tolerant chip was also exposed to 24 GeV protons at Proton Synchrotron in CERN to measure the SEU cross-section. For the ATLAS ITk Phase-II Pixel upgrade one of the main challenges is a low mass, efficient power distribution to power detector modules. An alternative powering scheme named Serial Powering scheme is foreseen for the future Inner Tracker (ITk) detector of the ATLAS experiment. To meet the requirements of the ATLAS experiment to the environment of a pixelated layer in a high radiation collider environment, new developments with depleted CMOS sensors have been made in Shunt-LDO regulator and sensor biasing which are designed in modified TowerJazz 0.18 μm CMOS imaging technology. The proposed regulator has a modular structure that allows better power management and heat dissipation. Regulators are also required to work in a parallel scheme for redundancy in case of power failure. Moreover, in the TowerJazz modified process, two different voltage levels are used for the purpose of sensor depletion. The bias voltages are generated by using a negative charge pump circuit. Beyond participating in the new designs of the depleted CMOS, I was involved in the IC characterization of these prototypes in the laboratory, as well as multipleirradiation campaigns at Proton Synchrotron in CERN.