Soutenance de thèse de Roméric GAY

L’objectif de ces travaux de thèse a été d'améliorer les performances, le coût et la surface de silicium occupée par un microcontrôleur fabriqué sur la base d’une technologie mémoire embarquée CMOS (eNVM) 40 nm, en développant de nouvelles architectures de transistors adaptées au besoin du marché de l’IoT. Le contexte dans laquelle s’inscrit cette thèse est tout d’abord exposé en se focalisant sur les limites technologiques et économiques de technologie CMOS. Dans une deuxième partie, Le procédé de fabrication eNVM ainsi que l’architecture et le mode de fonctionnement d’un nouveau composant dénommé Transistor Triple Grille sont présentés. Sur la base de cette nouvelle architecture, composée de grilles de contrôle indépendantes, différents transistors multigrilles ont été fabriqués et leur comportement électrique a été analysé. Dans la continuité, des études de fiabilité, portant notamment sur les oxydes de grilles ont été menées. L’objectif a été d’étudier l’impact d’une contrainte électrique appliquée sur une grille du transistor, sur les grilles non soumises à cette même contrainte. Des caractérisations électriques ainsi que des simulations TCAD ont permis d’améliorer la compréhension de résultats obtenus. Finalement, la structure du Transistor Triple Grille a été modélisée à l’aide d’un modèle compact de transistor de type PSP. Le but étant d’évaluer le comportement mais aussi les performances électriques de ce transistor au niveau circuit.

The aim of this work is to improve the performance, cost and area of a microcontroller manufactured in a 40 nm CMOS embedded memory technology (eNVM), by developing new transistor architectures suitable for the IoT market. The context is first presented with a focus on the technological and economical limitations of the CMOS technology. In a second part, the eNVM manufacturing process as well as the architecture and operation mode of a new component called Triple Gate Transistor are presented. Based on this new architecture which provides independent control gates, various multigate transistors are manufactured and their electrical behaviour is analysed. Reliability studies are then carried out, to assess the reliability of the gate’s oxides. The objective is to study the impact of an electrical stress applied to one transistor gate on the gates not subject to this same stress. Electrical characterizations and TCAD simulations are also conducted to improve the understanding. Finally, the structure of the Triple Gate Transistor is modelled using a compact PSP transistor model. The aim is to evaluate the behaviour but also the electrical performance of this transistor at the circuit level.