Soutenance de thèse de Jordan LOCATI

Alors que la densité de mémoires augmente au fil des générations, le maintien d'une faible consommation d'énergie est un défi majeur pour les circuits logiques. La diminution des tailles des composants périphériques, tels que les transistors haute tension (HV), reste compliquée, même s'il est possible de réduire la taille du point mémoire. L'approche « more Than Moore » conduit, dans le cas des transistors HV, à une chute drastique de la tension de claquage ou à une forte augmentation du courant de fuite statique. Pour éviter ces problèmes, il est nécessaire d'explorer de nouvelles architectures HV. Ainsi, l’étude menée dans le cadre de cette thèse consiste à développer de nouvelles architectures de transistors utilisés dans un environnement de mémoire non volatile embarquée (e-NVM). L’objectif était d’améliorer les paramètres électriques critiques d’un composant tel que le courant de fuite (IOFF) et la tension de claquage (BV) sans augmentation de la surface totale ou l’ajout de nouvelles étapes dans le procédé de fabrication dans lequel est fabriqué le composant. Dans un premier temps, un programme de simulation TCAD, prédictif sur une architecture de transistor déjà connue et qui sera utilisée comme transistor de référence dans ces travaux, a été réalisé pour mettre en lumière les zones de faiblesse du composant. Étant dans un environnement mémoire à double grille, un travail sur la morphologie de la grille de ce composant a permis d’améliorer ses caractéristiques électriques. La seconde étape consiste à travailler sur un nouveau type d'architectures dites non-planaire, dont l'intérêt principal repose sur une diminution considérable de la surface jusqu’à 30%. Ceci a pu être possible par la réalisation d’une grille en tranchée, dont l’étape de gravure est déjà présente dans le procédé de fabrication. Différentes variantes de ces composants ont été étudiés montrant des résultants intéressants par rapport à la différence de surface avec le composant planaire. La présence de transistors parasites « hump » a été mis en évidence, assisté par la simulation 3D. Finalement, une étude de fiabilité a été menée sur ces différents composants, le but étant de mettre en évidence des mécanismes de dégradation et permettre ainsi de donner des axes d’amélioration pour le développement de ces futurs composants.

As memory density increases over generations, maintaining low power consumption is a major challenge for logic circuits. Reducing the size of peripheral components, such as high-voltage (HV) transistors, remains complicated, even if it is possible to reduce the size of the memory point. The "more than Moore" approach leads, in the case of HV transistors, to a drastic drop in breakdown voltage or a strong increase in static leakage current. To avoid these problems, it is necessary to explore new HV architectures. Thus, the study conducted in this thesis consists in developing new transistor architectures used in an embedded non-volatile memory environment (e-NVM). The objective was to improve the electricals parameters of a component such as the leakage current (IOFF) and the breakdown voltage (BV) without increasing the total area or adding new steps in the manufacturing process in which the component is made. As a first step, a TCAD simulation program, predictive on an already known transistor architecture that will be used as a reference transistor in this work, has been performed to highlight the weak areas of the device. Being in a dual gate memory environment, a work on the morphology of the gate of this component allowed to improve its electricals characteristics. The second step consists in working on a new type of architecture called non-planar, whose main interest leads in a considerable reduction of the surface up to 30%. This has been possible by the realization of a trench gate, whose etching step is already present in the manufacturing process. Different variants of these devices have been studied showing interesting results with respect to the difference in surface area with the planar device. The presence of parasitic transistors "hump" has been highlighted, assisted by 3D simulation. Finally, a reliability study has been conducted on these different components, the goal being to highlight the degradation mechanisms and thus allow to give improvement axes for the development of these future components.